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Magically Improved Pipeline Stages
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Our awesome `MIPS` CPU written in `SystemVerilog` for Loongson Cup
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├── resources <-- 资源包
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│ └── 2021 <-- 2021年资源包
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│ ├── cpu132_gettrace <-- 性能测试基准(gs132)
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│ ├── soc_axi_func <-- AXI功能测试
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│ ├── soc_axi_perf <-- AXI性能测试
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│ └── soft <-- 测试用程序
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│ ├── func <-- 功能测试
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│ ├── memory_game <-- 记忆游戏
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│ └── perf_func <-- 性能测试
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├── src <-- CPU设计代码
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│ ├── AXI <-- AXI总线交互
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│ ├── Cache <-- Cache
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│ ├── Core <-- CPU核心
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│ ├── CP0 <-- CP0协处理器
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│ ├── include <-- 头文件
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│ ├── IP <-- 用到的IP
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│ └── testbench <-- 测试脚本
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└── tools <-- controller生成器
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