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Magically Improved Pipeline Stages
Our awesome MIPS
CPU written in SystemVerilog
for Loongson Cup
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├── fpga <-- 实验箱测试顶层文件
├── resources <-- 资源包
│ └── 2021 <-- 2021年资源包
│ ├── cpu132_gettrace <-- 性能测试基准(gs132)
│ ├── soc_axi_func <-- AXI功能测试
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│ └── soft <-- 测试用程序
│ ├── func <-- 功能测试
│ ├── memory_game <-- 记忆游戏
│ └── perf_func <-- 性能测试
└── src <-- CPU设计代码
├── AXI <-- AXI总线交互
└── Cache <-- Cache