fix dcache

src/Cache/DCache.sv

@@ -271,6 +271,7 @@ module DCache (
     wdata1[3] = dataOut[3];
     wdata2[3] = port.rdata;
 
+    if (port.wvalid) begin
       case (port.wstrb)
         4'b1111: begin
           case (addr[3:2])
@@ -652,6 +653,7 @@ module DCache (
         end
       endcase
     end
+  end
 
   cache_tagd_bram tag_ram0 (
       .addra(TagRAM0.addr),