2021-05-22 16:43:39 +08:00
|
|
|
Magically Improved Pipeline Stages
|
|
|
|
===
|
|
|
|
|
2021-10-14 22:31:25 +08:00
|
|
|
Our awesome `MIPS` CPU written in `SystemVerilog` for Loongson Cup 2021
|
2021-05-22 20:57:12 +08:00
|
|
|
|
|
|
|
```
|
|
|
|
.
|
2021-10-14 22:31:25 +08:00
|
|
|
├── resources <-- 资源
|
|
|
|
│ ├── 2021 <-- 2021 资源包
|
|
|
|
│ ├── ping-pong-mips32 <-- 决赛项目 ping pong
|
|
|
|
│ └── system_top <-- 决赛项目 ping pong 用的外围顶层
|
2021-07-07 16:13:40 +08:00
|
|
|
├── src <-- CPU设计代码
|
|
|
|
│ ├── AXI <-- AXI总线交互
|
|
|
|
│ ├── Cache <-- Cache
|
|
|
|
│ ├── Core <-- CPU核心
|
2021-10-14 22:31:25 +08:00
|
|
|
│ ├── CP0 <-- CP0 协处理器
|
2021-09-22 22:29:52 +08:00
|
|
|
│ ├── Gadgets <-- 小部件
|
2021-07-07 16:13:40 +08:00
|
|
|
│ ├── include <-- 头文件
|
|
|
|
│ ├── IP <-- 用到的IP
|
2021-08-29 17:14:47 +08:00
|
|
|
│ └── MMU <-- 地址转换单元
|
|
|
|
└── tools <-- 控制信号生成器
|
2021-05-22 20:57:12 +08:00
|
|
|
```
|